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• 1、已知TTL主从型JK触发器的输入控制端J和K及CP脉冲波形,试根据它们的波形...
• 2、如何判断TTL门电路输出端的逻辑状态

已知TTL主从型JK触发器的输入控制端J和K及CP脉冲波形,试根据它们的波形...

主从JK触发器工作原理：主从JK触发器的逻辑图、逻辑符号图和国标符号图如下所示，在图中，J端和K端为信号输入端，CP为时钟脉冲端(逻辑符号图中CP一端标有小圆圈，表示脉冲下降沿有效)。

主从结构JK触发器，已知J，K，CP端的电压波形如图所示，试画出 端对应的电压波形。设触发器的初始状态为Q=0。如图所示电路为由COMS门电路组成的多谐振荡器。

JK触发器：J=1，K=0时，Q(n+1)=1 ；J=0，K=1时，Q(n+1)=0 ；J=K=0时，Q(n+1=Qn ；J=K=1时，Qn+1=Qn ；两个触发器的时钟（CP）、复位（R）、置位（S）都是低电平有效。

当低位由 时，Q端的下降沿正好可以作为高位的时钟信号CP。

如何判断TTL门电路输出端的逻辑状态

1、Vcc为逻辑高电平，悬空近似为逻辑高电平。Vih为输入高电平，ViL为输入低电平。通过各种与非门，或非门、与或非门等等的逻辑运算就可判断出电路的输出状态。

2、CMOS电路输出高电平约为0.9Vcc，而输出低电平约为 0.1Vcc。CMOS电路不使用的输入端不能悬空，会造成逻辑混乱。

3、TTL输入端如果悬空，视为1（这时输入端的三极管T1截止）如果通过大电阻（5k)接地，视为1，由传输特性曲线可以分析得到。类似的，通过小电阻（0.7k）接地，视为0。

4、输入端接电源，悬空或高阻(10k以上)相当于接高电平，接地为低电平，通过低阻接入电平信号则认为输入信号与接入电平相同。